一种锗基源漏材料的制备方法及其应用,涉及锗基源漏材料领域,在锗基衬底上通过锗和铝的共沉积生长锗铝薄膜,当衬底温度为215~383℃时,X射线衍射(XRD)测试锗铝薄膜为单晶结构,晶体质量良好且表面无铝的偏析。霍尔测试锗铝薄膜自带p型掺杂,激活的空穴浓度高达8×10<supgt;20</supgt;。根据飞行时间‑二次离子质谱仪(TOF‑SIMS)的表征结果,铝原子在未掺杂锗基衬底的扩散长度小于4nm/decade,可以应用于锗基逻辑电路先进节点工艺的p型原位掺杂和p+/n浅结的制备。
背景技术
随着晶体管的特征尺寸接近物理极限,逻辑芯片性能越来越难以满足日益增长的信息处理容量和速度需求,逻辑芯片性能的提升面临严峻挑战。采用迁移率更高的锗材料替代硅沟道有望进一步提高逻辑芯片的性能。然而,在先进逻辑电路制程节点下,源漏掺杂区的接触寄生电阻已成为限制晶体管性能提升的主要因素。此外,传统掺杂方法在实现高激活掺杂浓度的同时,往往伴随着杂质原子在基材中的长距离扩散,这导致掺杂区域难以精确控制,尤其是在纳米尺度下。例如,在某些现有的掺杂技术中,掺杂原子在未掺杂锗基衬底中的扩散长度可能达到数十纳米甚至更远,这不仅增加了掺杂区与非掺杂区之间的过渡区域,还可能对邻近的电子器件性能产生不利影响。
为与硅工艺兼容,要求在≤400℃下获得锗的高激活掺杂浓度。传统离子注入、原位掺杂方法通常需结合高温处理过程进行晶格的修复和/或掺杂剂的激活、扩散,这与SiCMOS工艺不兼容,且难以将掺杂深度精确控制在纳米尺度。磷和硼是锗中最常用的掺杂剂,但杂质激活能较高。因此,开发一种实现高激活浓度掺杂,同时有效控制掺杂原子扩散长度的方法,对于提高逻辑电路性能具有重要意义。
实现思路