本技术提供一种三维集成电路及其硅通孔容错修复电路、容错修复方法,该容错修复电路包括信号输入模块、电热管理模块、第一路由模块、硅通孔阵列、故障检测电路模块、第二路由模块、硅通孔状态寄存器以及信号输出模块;信号输入模块用于向第一路由模块输出信号;电热管理模块用于确定硅通孔的故障状态与通孔复用的管理;硅通孔阵列内设置有多个工作硅通孔和冗余硅通孔;第一路由模块用于向硅通孔阵列输出信号;故障检测电路模块用于对硅通孔进行故障检测;硅通孔状态寄存器用于存储硅通孔的故障状态数据;信号输出模块用于向外输出信号。该三维集成电路具有上述的硅通孔容错修复电路。本发明能够提高三维集成电路的测试效率,降低测试成本。
背景技术
芯粒(Chiplet)技术是通过将多个模块化小芯片(主要形态为裸片)通过内部互联集成在一个封装内并由此形成具有专用功能的异构芯片,这种技术解决了芯片研制过程中面临的规模化、成本高以及周期长等方面的难题。硅通孔技术是在三维集成电路内形成的垂直互连的通路技术,它完全穿过硅芯片或晶圆,以实现硅芯片的堆叠和互连,硅通孔技术允许芯粒之间的垂直连接,从而实现了多层芯片的堆叠,增加了系统的集成度和功能密度,提高芯片系统的集成度,扩展芯片系统的性能,还具有降低芯片系统的功耗、优化空间等优点,并突破当前三维集成电路发展的物理和材料局限。
在2022年3月,英特尔等十家芯片巨头共同创立了芯粒标准联盟,并正式推出了通用互连标准“UCle”(Universal Chiplet Interconnect Express,UCIe),这一标准旨在打破不同芯片厂商之间的链接协议壁垒,构建一个开放且可互操作的芯粒生态系统。
虽然通用互连标准解决了不同厂家的芯粒之间的互连问题,但是目前基于硅通孔的制造与互连带来以下问题,这些问题影响到芯片良率。
第一是设计流程问题。在设计芯片的硅通孔互连时,面临的一个主要挑战是硅通孔的冗余的容错修复比例难以根据电路实际需求灵活选择。如果对硅通孔的冗余容错修复性能要求过高,则需要设置大量的硅通孔,导致资源浪费,如果对硅通孔的冗余容错修复性能要求过低,则可能无法满足三维集成电路的可靠性需求。此外,由于各个流程的点工具和芯粒设计阶段存在差异,使得硅通孔的容错修复设计变得尤为复杂。同时还存在已经存在成品和新设计之间的互连容错修复设计问题。
第二是芯片故障容错修复的问题。虽然内置测试链路和冗余资源能够提升测试链路的可靠性,但这并不直接等同于增强了被测试的芯粒的自我修复能力,这是先进封装集成电路普遍存在的问题。为了提升芯粒的故障容错和修复能力,需要在早期布局布线阶段就进行硅通孔的分组布局,并在布线阶段后评估布线资源,最后利用仿真工具进行协同优化,模拟容错修复冗余电路的设计,可能还需要开发更复杂的故障检测和恢复机制,如集成额外的硬件或软件模块以实现自我诊断和修复功能。
第三是其他潜在问题,例如硅通孔的电热管理问题。随着芯粒数量的增加和密度的提高,散热问题愈发严峻。大多数硅通孔的故障都与电热效应有关。因此,优化电热管理成为解决硅通孔故障的关键。
实现思路