本申请涉及一种集成电路延迟确定方法、装置、设备、介质和产品,其中方法包括:获取目标集成电路的时钟线网的有向无环图、预设的时序路径集合以及时序例外集合,其中,时序例外集合中包括各种时序例外对应的子图规则;根据子图规则中的关键节点,确定各时序例外路径对应的影响区域,并根据预设的微指令编译方法,确定影响区域内各个影响节点的微指令;根据微指令对各影响节点进行分类讨论,并根据分类讨论的结果确定各影响节点对应的一个或多个标签,以根据标签得到时序例外标签图,标签中存储有各影响节点的延迟,以实现目标集成电路的延迟最小值和延迟最大值的确定。本申请采用上述方法可以提升集成电路延迟确定方法的效率以及可靠性。
背景技术
目前的时序分析工具多采用“时序例外分析”这一技术,以弥补静态时序分析过程中的缺漏。时序例外分析要求芯片设计工程师指定一系列时序的例外规则,以便时序分析工具更好地了解芯片设计工程师的意图,从而对芯片电路进行合理的验证,进而使得时序分析结果与芯片的功能目标之间具有更好的一致性。
相关技术中,为了降低时序例外分析时的成本,通常采用图分析和路径分析等利用GPU异构平台来加速时序分析中的各种任务的分析方法。然而,由于时序例外的种类繁多,分类讨论以后的时序分析数据结构非常复杂,使得GPU显存压力增大,导致相关技术中的时序例外分析方法难以充分利用GPU异构平台实现时序例外的高速分析,即相关技术中的集成电路延迟确定方法的效率低下。
实现思路