本技术公开基于关键路径分区的生成式异构逻辑优化方法。本发明方法包括:首先将数字逻辑电路转换成AIG图格式,并采用强化学习根据电路本身关键路径信息对AIG图进行分区获得关键路径感知分区以降低分区带来关键路径变化而影响时序性能;将分区后电路分别用强化学习方法自动探索适合该分区的优化结构与优化综合流,强化学习智能体以面积时延为导向选取各种结构的优化算子对分区进行优化;将优化后分区以AIG形式合并。本发明将数字逻辑电路进行针对关键路径的分区并用强化学习以面积时延为导向探索优化结构与策略,减少分区对时序性能的影响并且跳出局部最优解,获得全局更优解,同时自动探索无需人工干预可以减少芯片设计中的人工成本。
背景技术
在芯片结构日益复杂的背景下,芯片设计流程中的逻辑优化阶段若能够针对性地进行高效优化必然能够获得更小面积更低优化的芯片。其中芯片各结构区域分割及逻辑综合结构选择对逻辑优化后芯片面积时延和功耗影响最大。合理的电路分割方法能大幅减少对芯片本身时序性能的影响而针对性的逻辑优化流程更能直接提高芯片最终面积时延和功耗的表现。
目前逻辑优化方法存在缺陷,通常采用单一结构或异构但固定优化流程,这些方法未处理芯片异构化特点且对于优化空间的探索并不充分。传统电路分区算法采用传统图分区算法,仅包含电路拓扑信息而缺少电路本身其他信息;传统逻辑优化算法采用固定优化流程,不能针对电路不同结构。由于现代芯片规模庞大且结构复杂,传统逻辑优化方法无法有效处理,因此亟须一种考虑电路信息的图分区算法来对电路进行划分并根据不同分区结构生成不同优化流程进行电路逻辑优化。
实现思路