本技术公开了一种基于图神经网络的高层次综合设计质量分析方法及装置,涉及高层次综合设计技术领域,该方法首先将从待分析高层次综合设计中获取的数据进行编码和卷积处理,从而获得满足图网络神经网络能够使用的图嵌入数据,然后利用图神经网络在处理图结构数据相关的分类和预测任务上的潜力,利用图神经网络处理待分析高层次综合设计的数据,可以在毫秒到秒的级别完成图结构数据的相关属性预测,从而高效地基于图神经网络对高层次综合设计进行质量分析。同时,借助图网络神经网络对图嵌入数据更为合理地分析,获得更加准确的分析结果,从而准确地基于图神经网络对高层次综合设计进行质量分析。
背景技术
在现代硬件加速器设计过程中,往往需要对很多设计因素进行权衡和考量。 随着领域专用加速器的结构日趋复杂化和精巧化,加速器的设计过程变成了一项工作量大且轮转周期长的系统性工程。面向 FPGA 加速器设计场景的高层次综合(High-LevelSynthesis, HLS)工具链在FPGA加速器设计中扮演着至关重要的角色。它允许开发者使用高级语言(如C/C++或OpenCL)来描述算法,然后自动将这些高级语言描述转换成FPGA的硬件描述语言(如Verilog或VHDL),最终生成可以在FPGA上运行的比特流文件。因此,高层次综合设计有效地提升了设计的抽象程度,使得设计者可以站在相对宏观的视角来审视和权衡微体系结构的设计参数并快速实现对加速器微结构的设计迭代,而无需囿于繁复的 RTL级的微体系结构实现细节。这样,问题就得到了抽象化,微体系结构的设计从繁复的 RTL级编码变为了对不同设计指令组合的权衡与尝试。
虽然 HLS 工具提升了整个设计过程的抽象层次,但用户从 HLS 设计参数调整完毕直至从 Vivado 综合工具获取准确的设计评估报告却往往需要等待几十分钟到数小时不等,这样的情况在大型 HLS 设计中会变得更加严重,这严重地影响了硬件开发和评估的效率。尽管 HLS 后端工具在生成 RTL 级代码时也会生成初步设计质量报告,但这份报告相较于设计实现后得到的标准质量报告相比误差很大,这是因为现代 EDA 工具在后端实现时会添加许多启发式算法来优化综合阶段生成的电路,从而导致 HLS 工具链无法准确预料这些优化算法对最终设计质量的影响。可见,现有的高层次综合设计质量分析方法存在效率低和准确性不足的问题。
实现思路