本技术公开了一种基于图可解释性的快速自动时序ECO方法及系统,本发明基于图可解释性的快速自动时序ECO方法包括从电路的设计文件、工艺库、时序报告中提取拓扑特征及电气特征,搭建基于图神经网络的路径延时预测器;针对给定的关键路径基于路径延时预测器正向传播预测延时;基于图可解释性的方法获得关键路径上各节点、边、特征的重要性;根据重要性自动选取合适的ECO动作进行迭代。本发明旨在解决现有电子设计自动化(EDA)流程中对于复杂集成电路路径时序分析和优化时所存在的路径延时预测的精确性不足、缺乏解释性分析工具以及ECO流程效率低下的问题。
背景技术
随着集成电路(IC)工艺节点的不断缩小,芯片设计的复杂性和集成度显著提升。时序分析是芯片设计过程中至关重要的一环,旨在确保电路在给定时钟周期内正确传输和处理信号。然而,由于制程变异、器件参数漂移及设计复杂度等因素,时序违例问题在设计后期阶段(如布局布线完成后)变得越来越普遍。
传统的静态时序分析工具主要依赖规则驱动的方法来评估和预测电路路径的延时,并确定潜在的关键路径。这些方法虽然在效率和成熟度上表现良好,但由于缺乏对路径之间复杂关系的全局建模,可能会遗漏关键的交互因素。此外,面对不断增大的设计规模和复杂性,传统方法在精确性和解释性上逐渐显得不足。
近年来,随着深度学习技术的发展,图神经网络(Graph Neural Network, GNN)在处理结构化数据方面展现出强大的能力。它能够直接在图结构上进行信息传播和学习,使其在电路设计等复杂网络分析领域具有显著优势。特别是在涉及多节点、多边交互的应用中,GNN可以学习并提取全局和局部特征,进行更加细致的时序分析。
然而,现有的基于GNN的电路分析研究大多集中于电路性能预测和验证,很少有研究关注如何利用图解释性方法来分析和优化电路的关键路径。如何利用图解释性方法来分析和优化电路的关键路径,已成为一项亟待解决的关键技术问题。
实现思路