本申请涉及一种低抖动的电荷泵锁相环电路。所述电路通过在鉴频鉴相器模块后接数字积分路径和模拟比例路径,数字积分路径和模拟比例路径均与组合压控振荡器模块连接;组合压控振荡器模块连接到分频器上输出反馈时钟信号再次输入鉴频鉴相器;组合压控振荡器模块包括两个压控振荡器,其中一个压控振荡器工作在频率随电压增长速率超过线性比例区域,另一个压控振荡器工作在频率随电压增长速率低于线性比例区域;再对两个压控振荡器输出频率经过处理,相互抑制非线性特性,得到线性的电压‑频率特性。线性的输出可以抑制输出抖动问题,从而进一步降低锁相环的输出抖动问题。
背景技术
为了满足在极低时钟抖动的应用场景中的应用,包括高性能处理器、5G无线通信、高速有线通信(比如56/112Gbps高速通信)以及下一代以太网通信等应用。在高性能CPU中,PLL作为时钟发生器,对时钟系统的稳定性提出了很高的要求,任何微小的时钟抖动都可能导致CPU性能下降或功能异常。随着通信速度的提升,低抖动PLL对于维持高速数据传输的稳定性和可靠性变得尤为重要。
在这个背景下,稳定、具有良好的抗噪声性能、能够输出极低输出抖动信号的锁相环就变得极为重要了。低抖动的锁相环电路可以减少相位噪声,这对于无线通信和高速数据通信等领域非常重要,因为相位噪声会直接影响信号的质量和传输距离。并且能够提供更稳定的时钟信号,对电源噪声和环境变化的敏感度降低,从而增强了系统的抗干扰能力,这对于保证通信系统的可靠性和稳定性非常重要。
相比较目前广泛应用的全数字锁相环(ADPLL)通常由于量化噪声和对电源噪声的更高灵敏度而存在更高的抖动问题,电荷泵锁相环(CPPLL)本身具有高频率和高精度的输出时钟、低抖动输出和相位误差小等特点,由于其简单性和鲁棒性,电荷泵锁相环是使用最广泛模拟混合信号锁相环架构。
传统双环路电荷泵锁相环将基本CPPLL的单环路径拆分为比例路径和积分路径,如图1所示的双路环路CPPLL。通过设置较小的Icp-i(Icp-i<<Icp-p),可以在不改变回路动态的情况下减小积分电容C1的电容,但是积分电容的存在还是会带来寄生电容影响相位噪声。通过环路滤波器输出的控制电压调整压控振荡器(VCO)的频率,以使VCO的输出信号与输入信号的频率同步,实现两者之间的相位锁定。但是由于传统双环路电荷泵锁相环设计中的压控振荡器频率响应曲线非线性程度较高,单压控振荡器V-F特性曲线如图2所示,或者VCO的输出频率对控制电压的响应可能不是瞬时的,这些都会导致加剧锁相环的相位噪声和抖动。
实现思路