本申请涉及一种自启动位单元SRAM写辅助的电路结构、存储阵列和SRAM,其中,该电路结构包括:第一反相器和第二反相器,所述第一反相器的输入端与所述第一位线连接,所述第二反相器的输入端与所述第二位线连接;第一NMOS管和第二NMOS管,所述第一NMOS管的栅极与所述第一反相器的输出端连接,所述第一NMOS管的漏极与所述第一位线连接,所述第一NMOS管的源极接地,所述第二NMOS管的栅极与所述第二反相器的输出端连接,所述第二NMOS管的漏极与所述第二位线连接,所述第二NMOS管的源极接地。解决了目前存储阵列外围的写辅助电路会增加SRAM的电路布局难度以及大幅增加电路面积占用的问题。
背景技术
对低功耗和高性能系统芯片(SoCs)的需求继续增加,以应对最近机器学习的指数增长的计算负载,提高了移动设备的电池寿命。在SoCs中,嵌入式静态随机存取存储器(SRAM)所占据的面积部分很大,因此,SRAM对总功率、性能和面积有主导影响。对于在有限区域内处理大量数据的应用程序,如移动和图形应用程序,对高密度SRAM的需求变得更加明显。SRAM单元面积随着技术的扩展而逐渐减少,以实现高密度的目标。然而,由于互连电阻,SRAM设计存在新的问题。在5nm以下的技术节点中,由于晶界散射和表面散射,互连横截面积减少,电子迁移率降低,导致互连电阻呈指数级增长。尽管由缩放驱动的位线长度减少。互连电阻的指数增加导致每个存储阵列的位线电阻增加,使得位线无法被完全放电,即位线远离接地端的位置依旧存在电位,从而导致存储阵列的可写性下降,大大影响了SRAM的性能。
针对上述技术问题,目前主要是在存储阵列外设置独立的写辅助电路,用于辅助存储阵列的位线放电,这些写辅助电路无法直接应用于存储阵列中。因此,目前存储阵列外围的写辅助电路会增加SRAM的电路布局难度以及大幅增加电路面积占用。
针对目前存储阵列外围的写辅助电路会增加SRAM的电路布局难度以及大幅增加电路面积占用的问题,目前还没有提出有效的解决方案。
实现思路