本创新技术介绍了一种新型存储器架构,该架构由存储器阵列和逻辑层组成。存储器阵列可位于逻辑层的一侧或两侧,并与逻辑层通过TSV通道实现通信连接,优化了存储器的性能和效率。
背景技术
存储器DRAM(Dynamic Random Access Memory)一般由两部分组成:控制逻辑(LOGIC)和存储阵列(ARRAY)。存储阵列主要由大量的存储单元和检测放大器构成,存储阵列决定了DRAM的存储容量。如图1所示,传统DRAM的逻辑控制电路和存储阵列电路集成在同一平面,可称为2D(Two-Dimensional) DRAM。2D DRAM在单位面积上的容量大小主要受限于存储单元的尺寸,一般通过工艺缩小存储单元的面积,来提升单位面积上2D DRAM的存储容量。目前,DRAM技术工艺已经逐渐进入瓶颈期,行业预测其缩小的尺寸将会达到物理极限,需要寻找新的架构和材料来提升单位面积上DRAM的容量。因此,3D(Three-Dimensional)DRAM是业界首选作为突破DRAM工艺极限的新路径。
如图2所示,HBM(High Bandwidth Memory) DRAM将DRAM Die(裸片)堆叠在LOGICDie(裸片)上,利用TSV(Through Silicon Via)技术实现堆叠层之间的连接通信,不同DRAMdie之间共用TSV,通过采用分时复用来传输存储数据,共用TSV限制堆叠层传输数据速率,而且TSV的失效可能最终引起整个堆叠的失效。TSV失效的因素有很多,例如TSV在制造过程中,由于工艺技术的限制与偶然因素的影响,必然会有一些TSV出现故障不能正常工作。如果在堆叠的过程的存在一个TSV不能正常工作,导致与其相连接的模块失效,进而使得整个3D DRAM不能正常工作,导致堆叠电路的可靠性下降,良率降低。为了提高电路的可靠性,在设计中增加冗余技术来修复出现的故障。其中,通过增加冗余TSV来替换失效的TSV,容错率较高,但随着TSV数量增多,冗余TSV增多,面积增大,电路复杂性越大,成本较高。
因此,有必要设计一种新的存储器结构,能够减少TSV失效带来的影响。
实现思路