本技术涉及一种三晶体管存储器的读出电路及其方法,旨在提升存储器的读取效率和稳定性。该电路设计包括三晶体管存储单元、传输门开关、CMOS反相器和具有驱动能力的反相器链,优化了三晶体管存储单元的读取过程,确保数据传输的准确性和电路的响应速度。
背景技术
片内缓存作为现代集成电路中的重要组成部分,通常采用静态随机存取存储器(SRAM)技术。SRAM具有较高的读写速度和良好的数据保持能力,因此在许多高性能应用中被广泛使用。然而,SRAM单元结构复杂,占用的硅片面积较大,导致制造成本较高,尤其在大规模片内缓存中,这一问题尤为突出。因此,如何在保证性能的前提下,降低片内缓存的成本成为了一个关键技术难题。
为了解决高成本问题,专利申请CN118629456A提出了一种三晶体管存储器技术。相比于传统的SRAM,三晶体管存储器作为一种嵌入式DRAM(eDRAM)器件,其面积可达到16F2
,显著小于SRAM的150F2
。相比于其他类型的eDRAM其面积小,操作电压低,动态范围大,权值维持能力强。从而该三晶体管存储器能在较低的工作电压下能够实现稳定的操作,降低了整体功耗;能够支持较大的电压动态范围,适合多种应用场景;在一定时间内,能够有效保持写入的权值,权值维持时间达到秒级甚至更长时间。
由于这些优点,三晶体管存储器在一些不需要长时间保持数据的应用中表现出色,尤其在存算一体化架构中的层间流水应用中,它能够快速、灵活地存取数据,适用于短期数据存储和处理。这使得三晶体管存储器在降低片内缓存成本的同时,为高效存储和计算提供了一种新的解决方案。
然而,尽管三晶体管存储器具备这些优势,当前技术仍然缺乏一种能够充分适应三晶体管存储器特点的高速、低功耗的读出电路。在许多应用场景中,读出电路的速度和功耗直接影响整个系统的性能,而传统的读出电路设计,例如1T1C DRAM读出电路,通过预充电电路为位线预充到一定电压,再通过感测放大器来放大存储单元的电压差,其读出速度受限于其预充电过程,不能完全满足并行读出和高速操作的需求。这些不足在性能要求较高的领域表现得尤为明显,例如在存算一体化架构中,读出电路需要同时处理大量数据并进行频繁读写操作。读出电路设计的这些局限性限制了其在更多高性能领域的应用,例如物联网、人工智能、移动设备等需要高效低功耗存储的场景。
实现思路